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ASPEN培训课程
培训对象：
有一定数字IC设计基础的工程师（1~3年经验）
芯片设计前端、中端、后端相关岗位人员
芯片项目管理者、系统架构师
高校微电子、集成电路相关专业高年级研究生
培训目标：
掌握12nm工艺下的SoC设计全流程关键技术与挑战
理解并实践从架构设计到物理实现的各阶段关键任务
学会处理低功耗、时序收敛、物理验证等12nm典型问题
能够独立完成模块级或子系统级的全流程设计任务
培训内容：
1.12nm工艺特性与设计挑战
介绍12nm FinFET工艺的器件特性、电压域、漏电与动态功耗特征，以及相对于28nm/16nm的差异与设计约束。
2.SoC架构设计与软硬件划分
包括CPU/DSP选型、总线/NoC互连、存储架构、外设集成，以及系统性能与功耗的早期评估方法。
3.12nm低功耗设计策略
涵盖多电压域、时钟门控、电源门控、DVFS、retention寄存器等低功耗技术，并结合UPF/CPF流程实现。
4.RTL编码与可综合设计规范
针对12nm的时序与面积要求，讲解RTL风格建议、时钟与复位设计、避免综合优化陷阱的方法。
5.功能验证与覆盖率驱动验证
使用SystemVerilog/UVM搭建验证环境，包括定向测试、随机测试、功能覆盖率收集与回归管理。
6.逻辑综合与12nm库适配
基于Design Compiler/Fusion Compiler，学习时序约束、多情景分析（MCMM）、面积与功耗优化，以及标准单元库选型策略。
7.可测试性设计（DFT）
包括扫描链插入、MBIST、边界扫描、压缩技术，以及12nm下DFT对布局布线的影响与修复方法。
8.形式验证与静态时序分析（STA）基础
使用Formality/LEC进行RTL-to-netlist等效性检查，以及PrimeTime建立基本STA流程，包括时钟定义、异常路径等。
9.12nm物理设计（布局布线）
基于ICC2/Innovus，完成布图规划（floorplan）、电源网络设计、标准单元放置、时钟树综合（CTS）与绕线。
10.先进时序收敛方法
解决12nm下OCV、片上变异、串扰延迟、温度反转效应等导致的时序问题，学习ECO优化策略。
11.物理验证与签核
使用Calibre进行DRC、LVS、ERC、天线效应检查，以及密度填充与制造规则符合性检查。
12.12nm全流程实战项目
以一个实际RISC-V或DSP子系统为例，从前端RTL到物理验证完成完整流片前交付，输出GDSII数据与签核报告。
